WWW.LIB.KNIGI-X.RU
БЕСПЛАТНАЯ  ИНТЕРНЕТ  БИБЛИОТЕКА - Электронные матриалы
 


«4 МЕТОДИКА КУРСОВОГО ПРОЕКТИРОВАНИЯ ПО ДИСЦИПЛИНЕ «АРХИТЕКТУРА КОМПЬЮТЕРОВ И ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ» (на примере операции умножения) 4.1 ...»

4 МЕТОДИКА КУРСОВОГО ПРОЕКТИРОВАНИЯ

ПО ДИСЦИПЛИНЕ

«АРХИТЕКТУРА КОМПЬЮТЕРОВ

И ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ»

(на примере операции умножения)

4.1 Кодирование чисел

4.1.1 Кодирование знака числа. Кодирование чисел позволяет заменить операцию арифметического вычитания операцией алгебраического сложения в двоичной системе счисления. Для кодирования знака числа используется специальный двоичный разряд, называемый знаковым. При этом знак плюс кодируется двоичной цифрой 0, а минус – цифрой 1. Для машинного представления отрицательных чисел используют три основных вида кодов: прямой, обратный и дополнительный.

Общая схема кода числа: код знака. код числа.

4.1.2 Прямой код числа. При этом способе кодирования чисел кодируется только знак числа, а значащая часть остается без изменения.

, если А 0, [А ] = 1, А 0, А

- для правильных дробей пр, если А 0, Пример 4.1: A=+0,1101 A= - 0,1101 [A]пр=0,1101 [A]пр=1,1101, если А 0, [А ] = 1. А

0. А

- для целых чисел пр, если А 0, Пример 4.2: A = + 1101 A = - 1101 [A]пр=0.1101 [A]пр=1.1101 Диапазон изменения машинных изображений для прямого кода лежит в пределах:

-(1-2-n) [A]пр (1-2-n).

Недостатком прямого кода является сложность выполнения операции сложения чисел с разными знаками.

4.1.3 Дополнительный код числа. Число А' называется дополнением к числу А, если выполняется соотношение: А + А = rn для целых чисел или А + А'=r0 для дробных чисел, где n – количество цифр в записи числа A, r – основание системы счисления.

Пример 4.3: А =1011, n=4 A'=24 - А=10000 - 1011 = 0101, или A' = 0101.

Дополнительный код отрицательных чисел является математическим дополнением абсолютной величины числа до основания r системы счисления для дробных чисел и до rn для целых чисел.

А + [А] ДОП = r - для дробных чисел, А + [ А] ДОП = r n - для целых чисел, где А - абсолютное значение числа А, n – число цифр числа, r – основание системы счисления.

Положительные числа в дополнительном коде не меняют своего изображения. Правило преобразования числа в дополнительный код можно записать:

0, А, если А 0, [А] ДОП - для правильных дробей = r А, если А 0,

0. А, если А 0, [А] ДОП - для целых чисел = n r А, если А 0,

Пример 4.4:

А1 = 0,1001 [A1]доп = 0,1001 [А2]доп = 21- А2 = 10 – 0,1001=1,0111 А2 = - 0,1001 [А3]доп = 24- А3 = 10000 – 1100=1.0100 А3 = - 1100 А4 = 1010 [А4]доп = 0.1010 4.1.4 Переполнение разрядной сетки. При выполнении некоторых арифметических операций может возникать явление переполнения разрядной сетки. Причиной переполнения может служить суммирование двух чисел с одинаковыми знаками (для чисел с разными знаками переполнение не возникает), которые в сумме дают величину, большую или равную 1 (при сложении правильных дробей), или величину rn (при сложении целых чисел).

Пример 4.5: A=+0,101 [A]доп = 0,101 B=+0,110 [B]доп = 0,110 [A+B]доп = 1,011 В результате сложения двух положительных чисел получено отрицательное число, что является ошибкой.

Результат неверен также и по величине.

Для обнаружения переполнения можно использовать следующие признаки:

- знаки слагаемых не совпадают со знаком суммы;

- есть перенос только в знаковый или только из знакового разряда.

4.2 Структура арифметико-логического устройства В состав микропроцессора (МП) входят арифметико-логическое устройство (АЛУ), устройство управления (УУ) и группа регистров (рисунок 4.1).

Рисунок 4.1 – Состав микропроцессора Устройство управления (УУ) – формирует и подает во все блоки процессора в нужные моменты времени определенные сигналы управления, обусловленные спецификой выполняемой операции и результатами предыдущих операций; формирует адреса ячеек памяти, используемых выполняемой операцией, и передает эти адреса в соответствующие блоки ЭВМ.

Арифметико-логическое устройство (АЛУ) – часть микропроцессора, которая осуществляет арифметические и логические операции.

АЛУ обеспечивает выполнение основных операций по обработке информации. Основу АЛУ составляет сумматор с последовательнопараллельным переносом.

Сумматор – электрическая схема, используемая для сложения двоичных чисел.

Любую задачу компьютер разбивает на отдельные логические операции, производимые над двоичными числами, причем в одну секунду осуществляются сотни тысяч или миллионы таких операций. Сложение, вычитание, умножение и деление – элементарные операции, выполняемые АЛУ ЭВМ. Полный набор таких операций называют системой команд, а схемы их реализации составляют основу АЛУ.

Помимо арифметического устройства, АЛУ включает и логическое устройство, предназначенное для операций, при осуществлении которых отсутствует перенос из разряда в разряд. Все операции в АЛУ производятся в регистрах – специально отведенных ячейках АЛУ. Время выполнения простейших операций определяется минимальным временем сложения двух операндов, находящихся в регистрах. В случае, если одно или оба слагаемых находятся не в регистрах, а в оперативном запоминающем устройстве (ОЗУ), учитывается также время пересылки слагаемых в регистры и время записи полученной суммы в ОЗУ.

Арифметическо-логическое устройство включает узлы, соединенные тем или иным способом в некоторую структуру. Структурные схемы АЛУ могут быть различными, что определяется различием принципов их построения. Типовая структурная схема АЛУ показана на рисунке 4.2, где Р1, Р2, Р3, Р4 – регистры, МП1, МП2 – мультиплексоры, См – комбинационный сумматор, Сдв – схема сдвига, СхФормПр – схема формирования признаков (флажков), РП – регистр признаков. В этой схеме основным узлом преобразования информации является сумматор, выполняющий операции суммирования и логические операции. В некоторых АЛУ логические операции выполняются в специальных логических узлах. Кроме того, преобразования осуществляются и в сдвиговом регистре. Регистры Р1...Р3 служат для хранения операндов и промежуточных результатов, регистра Р4 – выходной, используется для промежуточного хранения результатов, снимаемых с выхода сумматора (схема сдвига). Мультиплексоры МП1 и МП2 обеспечивают коммутацию на входы сумматора содержимого регистров Р1,... Р3, а в некоторых случаях – и инвертирование, т. е. получение обратных кодов их содержимого (если в сумматоре не выполняется операция вычитания непосредственно). Схема формирования признаков СхФормПр обеспечивает формирование значений логических условий, отражающих получение на выходе сумматора нулевого числа, отрицательного числа, переполнения результата, переноса из старшего разряда, четности результата и др., а регистр признаков РП (или набор триггеров) сохраняет значения этих условий.

Рисунок 4.2 - Типовая структурная схема АЛУ

4.3 АЛУ для умножения чисел с фиксированной запятой В ЭВМ операции умножения чисел с фиксированной запятой с помощью соответствующих алгоритмов сводиться к операциям сложения и сдвига.

При умножении двух чисел произведение формируется суммированием частичных произведений. В зависимости от цифры множителя к сумме частичных произведений прибавляется либо множимое, либо ноль.

Произведение двух n-разрядных чисел с фиксированной запятой может иметь 2n значащих разрядов. Поэтому необходимо предусмотреть возможность формирования в АЛУ произведения, имеющего двойную длину по сравнению с исходными числами.

В зависимости от способа формирования суммы частичных произведений различают четыре метода выполнения умножения (рисунок 4.3).

Введем некоторые обозначения, используемые ниже: П iЧ - частичное Ч произведение, - частичная сумма, Mн – число-множимое, Мт – числоi множитель.

Рисунок 4.3 - Схема алгоритмов умножения Представим Мн = А = 0,а1а2…аn Мт = B = 0,b1b2….

bn = b12-1+b22-2+…+bn2-n+bn2-n

Тогда:

Мн·Мт = С=А·В= (…((0+bn·A)2-1+bn-1A)2-1+…+b1·A)2-1 (алгоритм А) Мн·Мт = С=А·В = 0+bn·A+bn-1A22+…+b1A2n-1 (алгоритм Б) Мн·Мт = С=А·В = (…(0+b1A)21+b2A)21+…+bnA) (алгоритм В) Мн·Мт = С=А·В = 0+b1A2-1+b2A2-2+…+bnA2-n (алгоритм Г)

На рисунке 4.4 представлены методы выполнения умножения (обозначение метода на рисунке соответствует обозначению метода в тексте):

Рисунок 4.4 – Методы выполнения умножения А.

Умножение, начиная с младших разрядов множителя, со сдвигом суммы частичных произведений вправо и при неподвижном множимом; регистры и сумматор частичных произведений имеют одинарную длину.

Регистр множителя и сумматор частичных произведений при этом должны иметь цепи сдвига вправо. Регистр множимого может не иметь цепей сдвига.

Последовательность действий в каждом цикле выполнения умножения определяется младшим разрядом регистра множителя, куда последовательно одна за другой поступают цифры множителя.

Поскольку по мере сдвига множителя вправо старшие разряды регистра множителя освобождаются, он может быть использован для хранения младших разрядов произведения, поступающих из младшего разряда сумматора частичных произведений по мере выполнения умножения. Для этого при выполнении сдвига младший разряд регистра сумматора частичных произведений соединяется со старшим разрядом регистра множителя. После выполнения умножения старшие разряды произведения находятся в регистре сумматора, младшие — в регистре множителя.

При данном методе умножения все три регистра имеют одинаковую длину, равную числу разрядов сомножителей. Этот метод умножения нашел наибольшее применение в ЭВМ.

Б. Умножение, начиная с младших разрядов множителя, при сдвиге множимого влево и неподвижной сумме частичных произведений, регистр множимого и сумматор частичных произведений имеют двойную длину.

Регистр множителя при этом должен иметь цепи сдвига вправо, регистр множимого — цепи сдвига влево, а сумматор частичных произведений не содержит цепей сдвига.

Последовательность действий определяется, как и в первом варианте, младшим разрядом регистра множителя.

При этом методе регистр множимого и сумматор частичных произведений должны иметь двойную длину. Этот метод требует больше оборудования, но никаких преимуществ не дает.

В. Умножение, начиная со старших разрядов множителя, при сдвиге суммы частичных произведений влево и неподвижном множимом, сумматор частичных произведений имеет двойную длину, регистр множителя и множимого одинарной длины.

Регистр множителя и сумматор частичных произведений должны иметь цепи сдвига влево. Регистр множимого не имеет цепей сдвига. Последовательность действий в каждом цикле выполнения умножения определяется старшим разрядом регистра множителя.

При использовании этого метода сумматор частичных произведений должен иметь двойную длину. Данный метод требует дополнительного по сравнению с первым методом оборудования. Несмотря на это, он применяется в некоторых АЛУ, так как позволяет без дополнительных цепей сдвига выполнять и деление.

Для выполнения операций деления в АЛУ, реализующем первый метод умножения, необходимы дополнительные цепи сдвига влево в регистре множимого (частного) и в сумматоре частичных произведений (разностей).

Г. Умножение, начиная со старших разрядов множителя, при сдвиге вправо множимого и неподвижной сумме частичных произведений, сумматор частичных произведений и регистр множимого имеют двойную длину.

Регистр множителя должен иметь цепи сдвига влево, регистр множимого - цепи сдвига вправо. Сумматор частичных произведений не имеет цепей сдвига. Последовательность действий на каждом шаге умножения определяется старшим разрядом регистра множителя.

При этом методе умножения и регистр множимого, и сумматор частичных произведений должны иметь двойную длину. Однако, как и третий метод, он не требует дополнительных цепей сдвига для выполнения деления.

При четвертом методе, в котором сумма частичных произведений неподвижна, можно совмещать во времени операции сдвига и сложения и за этот счет увеличить быстродействие АЛУ при выполнении умножения (а также деления).

Рассмотрим метод умножения целых чисел с фиксированной запятой, представленных в прямом коде, начиная с младших разрядов, со сдвигом суммы частичных произведений вправо. Этот метод получил наибольшее применение в ЭВМ, т.к. позволяет использовать регистры одинарной длины.

Пусть Х – множимое, Y – множитель, Х и Y числа со знаком в формате с фиксированной запятой (рисунок 4.5).

–  –  –

Рисунок 4.5 – Числа со знаком в формате с фиксированной запятой Произведение чисел Z=X*Y можно представить как Z = z0 • Z, где z0 – знак произведения; Z - модуль произведения.

Модуль произведения Z можно представить в виде скобочной записи:

Z = X • Y = X • ( y1 • 2 n 2 + y 2 • 2 n 3 +... + y n 1 • 2 0 ) = = X • y1 • 2 n 2 + X • y 2 • 2 n 3 +... + X • y n1 • 2 0.

Вынесем коэффициент 2 n 2 за скобки:

Z = 2 n 2 • ( X • y1 + 2 1 • ( X • y 2 +.... + 2 1 • X • y n 1 )...), где y i - значение i-го разряда модуля множителя;

X • y i - частичная сумма для i-го разряда множителя ( X • y i = 0, если yi = 0 и X • y i = X, если y i = 1 );

2 1 • ( X • y i ) - сдвиг вправо частичной суммы произведения.

Если знаки сомножителей одинаковы, то знак произведения положительный, иначе отрицательный.

Произведение в формате двойной длины имеет один знаковый разряд и 2n-1 цифровых разрядов. Результат умножения n-разрядных чисел, где n-1 цифровых разрядов, содержит 2(n-1)=2n-2 цифровых разрядов.

При умножении, начиная с младших разрядов, после завершения обработки цифровых разрядов необходимо произвести корректирующий сдвиг вправо модуля произведения. Результат правильно расположиться в разрядной сетке двойной длины.

При данном методе регистр множителя в АЛУ и сумматор частичных произведений должны иметь цепи сдвига вправо. Регистр множимого может не иметь цепей сдвига.

Структурная схема АЛУ для умножения n-разрядных целых двоичных чисел со знаком представлена на рисунке 4.6.

Предполагается, что перед началом операции множимое и множитель размещены в регистрах Р1 и Р2 соответственно, а произведение будет расположено в регистре Р3. Сдвиг множителя и суммы частичных произведений в рассматриваемой структуре производится в специальном блоке – логической схеме сдвига в момент передачи через него соответствующей информации с выхода сумматора. Если же сдвиг осуществляется непосредственно по месту хранения множителя и суммы частичных произведений, т.е. в Р2 и Р3, то схема сдвига в структуре АЛУ не нужна.

Рисунок 4.6 – Структура АЛУ для умножения чисел с фиксированной запятой

Микрокоманды, выполняемые в данном АЛУ, следующие:

А1: СчЦ := n – установка количества циклов анализа разрядов множителя в счетчике циклов;

А2: Р3[0] := Р1[0] Р2[0] – присвоение знаковому разряду регистра Р3 суммы по модулю 2 значений знаковых разрядов регистров Р1 и Р2;

А3: Р1[0] := 0 – обнуление знакового разряда регистра Р1;

А4: Р2[0] := 0 – обнуление знакового разряда регистра Р2;

А5: Р3[1 : n] := 0 – обнуление цифровых разрядов регистра Р3;

А6: Вх1 := (Р1[1 : n]) – подача содержимого цифровых разрядов регистра Р1 (множимого) на вход Вх1 сумматора;

А7: Вх2 := (Р3[1 : n]) – подача содержимого цифровых разрядов регистра Р3 (суммы частичных произведений) на вход Вх2 сумматора;

А8: Р3[1 : n]) := R1(ВыхСм) – занесение в цифровые разряды регистра Р3 сдвинутой вправо на один разряд суммы частичных произведений с выхода сумматора;

А9: Р2[0] := (ВыхСм[n]) – занесение младшего разряда сдвигаемой суммы частичных произведений в 0-й (знаковый) разряд регистра Р2;

А10: Вх2 := (Р1[0 : n]) – подача на вход Вх2 сумматора содержимого регистра Р2;

А11: Р2 := R1(ВыхСм) – занесение в регистр Р2 сдвинутого вправо на один разряд значения с выхода сумматора (сдвинутого множителя);

А12: СчЦ := СчЦ – 1 – уменьшение на единицу содержимого счетчика циклов;

А13: Вх1 := 1 – подача “1” на вход Вх1 сумматора;

А14: Р3[1 : n]) := ВыхСм – занесение в цифровые разряды регистра Р3 информации с выхода сумматора.

Микропрограмма реализации в рассматриваемом АЛУ операции умножения дробных чисел с фиксированной запятой, представленных в прямом коде, приведена на рисунке 4.7.

В блоках 1 и 2 производятся подготовительные действия: установка счетчика циклов, определение знака произведения, очистка регистра суммы частичных произведений и знаковых разрядов регистров сомножителей. Блоки 3 – 7 реализуют основной цикл анализа разрядов множителя и формирования произведения, а в блоках 8 и 9 выполняется округление.

В случае умножения целых чисел с фиксированной запятой (представленных в прямом коде) следует осуществить проверку n старших разрядов произведения (в регистре Р3) и, в случае наличия там значащих цифр, установить признак переполнения.

Рисунок 4.7 – Микропрограмма умножения двоичных чисел с фиксированной запятой Пример 4.

6: Пример умножения чисел c фиксированной запятой, представленных в прямом коде согласно алгоритму А.

A = 0,1011 B = 0,1101 где b1=1, b2=1, b3=0, b4=1.

0,00000000 Ч начальное содержимое сумматора первое частичное произведение П = A b4 Ч + 0, 00001101 1

–  –  –

Проверка: A=10112 = 1110, B=11012 = 1310, C=A*B=100011112 = 14310.

Заметим, что при умножении чисел по алгоритму А на отдельных этапах операции возможно переполнение (попадание значащей единицы в знаковый разряд). Однако при последующем сдвиге переполнение устраняется.

При использовании других алгоритмов (Б, В, Г) переполнения не возникает.

При умножении чисел, представленных в дополнительном коде, общий порядок выполнения операции умножения сохраняется. Предварительное определение знака произведения не осуществляется, а множимое при добавлении его к сумме частичных произведений передается вместе со знаком.

При сдвиге вправо суммы частичных произведений освобождающийся старший цифровой разряд заполняется значением знакового разряда, который, в свою очередь, при сдвиге сохраняет свое значение.

Если множитель положителен, то произведение сразу получается правильным. Если же множитель отрицателен, то из полученного произведения следует вычесть множимое (фактически, умножить на знаковый разряд). Последнее легко объяснимо: действительно, значение отрицательного множителя, представленного в дополнительном коде, можно записать как 2 n Y. Тогда сумма частичных произведений в принятой схеме умножения окажется равной X • (2 n Y ) = X • 2 n X • Y. Для получения правильного значения произведения X • Y из этой суммы надо вычесть X • 2 n, что и соответствует вычитанию X (добавлению дополнительного кода X с измененным знаком) из ее старших разрядов.

–  –  –

4.4 Умножение на два разряда множителя одновременно Операция умножения относиться к длинным операциям. Для уменьшения времени ее выполнения существуют методы ускорения умножения. Они делятся на аппаратные и логические. Как те, так и другие, требуют дополнительных затрат оборудования. При использовании аппаратных методов дополнительные затраты оборудования прямо пропорциональны числу разрядов в операндах. Эти методы вызывают усложнение схемы АЛУ. При реализации логических методов ускорения дополнительные затраты оборудования не зависят от разрядности операндов. Усложняется в основном схема управления АЛУ. В ЭВМ для ускорения умножения часто используются комбинации этих методов.

К аппаратным методам ускорения умножения относятся ускорение выполнения операций сложения и сдвига, позволяющих за один такт производить сдвиг информации в регистрах сразу на несколько разрядов, совмещение во времени операций сложения и сдвига, построение комбинационных схем множительных устройств, реализующих «табличное» умножение.

Среди логических методов наиболее распространены методы, позволяющие за один цикл умножения обработать несколько разрядов множителя.

Рассмотрим логический метод ускоренного умножения двумя разрядами n-разрядных (при четном n) целых чисел без знака, начиная с младших разрядов, со сдвигом суммы частичных произведений вправо.

Пусть X-множимое, Y-множитель, беззнаковые числа с фиксированной запятой.

Умножение двумя разрядами можно записать в формульном виде:

Z = X • Y = X • ( y1 y 2 • 2 n 1 + y 3 y 4 • 2 n 3 +... + y n 1 y n • 21 ) = = X • y1 y 2 • 2 n 1 + X • y 3 y 4 • 2 n 3 +... + X • y n 1 y n • 21, где весовой коэффициент частичного произведения 2 ni определяется старшим разрядом пары разрядов yi y i +1.

В формуле вынесен коэффициент 2 n 1 за скобки:

Z = 2 n 1 • ( X • y1 y 2 + 2 2 • ( X • y 3 y 4 +... + 2 2 • ( X • y i y i +1 +... + 2 2 • ( X • y n 1 y n )...)...)...), где yi yi +1 - значение пары разрядов множителя Y;

X • y i y i +1 - частичная сумма для пары разрядов множителя, а умножение на 2 2 осуществляется путем сдвига частичного произведения на два разряда вправо.

В зависимости от пары разрядов множителя к сумме частичных произведений прибавляются следующие значения:

- при yi y i +1 = 00 к сумме частичных произведений прибавляется 0 и производиться сдвиг частичного произведения на два разряда вправо;

- при y i y i +1 = 01 к сумме частичных произведений прибавляется множимое X и сумма частичных произведений сдвигается на два разряда вправо;

- при y i y i +1 = 10 прибавляется удвоенное множимое 2X и сумма частичных произведений сдвигается на два разряда вправо;

- при yi y i +1 = 11 к сумме частичных произведений необходимо прибавить утроенное множимое 3*X. Представим 3*X как 4*X-X. Вместо прибавления к сумме частичных произведений утроенной мантиссы множимого из суммы частичных произведений вычитается множимое X и сумма частичных произведений сдвигается на два разряда вправо. В следующем цикле будет проведена корректировка 4*X. Корректирование суммы частичных произведений фиксируется в триггере коррекции.

После сдвига на два разряда вправо сумма частичных произведений уменьшится в 4 раза, поэтому коррекция 4*X в следующем цикле аналогично будет уменьшено в 4 раза. Величина коррекции будет равна X.

Если триггер коррекции взведен, то значение, прибавляемое к сумме частичных произведений, будет модифицироваться в зависимости от следующей пары разрядов множителя. При значениях пары разрядов множителя 00, 01 к сумме частичных произведений прибавляются величины X, 2*X соответственно и обнуляется триггер коррекции. При паре разрядов множителя 10 к сумме частичных произведений необходимо прибавить величину 3X (сумма коррекции X и значения, прибавляемого к сумме частичных произведений 2*X). И аналогично выше описанному, в данном цикле вычитается X и взводиться триггер коррекции. При паре разрядов множителя 11 к сумме частичных произведений необходимо прибавить 4*X (сумма коррекции X и значения, прибавляемого к сумме частичных произведений 3*X). В данном цикле прибавляется 0 и взводиться триггер для коррекции в следующем цикле.

Правила обработки для всех возможных вариантов пар разрядов множителя и триггера коррекции при умножении двумя разрядами приведены в таблице 4.1.

Таблица 4.1 – Правила обработки пар разрядов множителя Текущее Новое Значение, значение значение прибавляемое к сумме yi yi +1 триггера триггера частичных произведений коррекции коррекции 0 01 X 0 0 10 2X 0 0 11 -X 1 1 00 X 0 1 01 2X 0 1 10 -X 1 При логическом методе ускоренного умножения количества циклов сокращено вдвое и минимизировано количество выполняемых действий в каждом цикле.

На рисунке 4.8 представлена структурная схема АЛУ для ускоренного умножения чисел без знака с фиксированной запятой.

Рисунок 4.7 – Структурная схема АЛУ для ускоренного умножения чисел в формате с фиксированной запятой

АЛУ включает:

входной регистр множимого Рг1;

регистры множителя Рг2 и Рг2’, на которых с помощью косой передачи вправо выполняется сдвиг множителя вправо на два разряда;

сумматор См для образования суммы частичных произведений;

регистр РгА для формирования частичного произведения;

регистр РгВ для накопления суммы частичных произведений;

регистр сумматора РгСм, где образуется новое значение суммы;

счетчик циклов СчЦ;

триггер коррекции Т.

Алгоритм ускоренного умножения целых чисел без знака приведен на рисунке 4.9. В блоках микрооперации, выполняемые в разных тактах, разделяются горизонтальной чертой.

–  –  –

Ч 1.11010000 Ч 1.11101100

–  –  –

Ч 0.00100011 2 2 ( Ч Ч 2 4 ) 0.0000100011

–  –  –

Образец заполнения основной надписи на графической части курсового проекта Графическая часть курсового проекта выполняется на листах формата А3, в рамке, ограничивающей чертеж. Отступы от границ листа устанавливаются в соответствии с (левое – 20 мм, правое –5 мм, верхнее 5 мм, нижнее – 5 мм).

–  –  –

Примечания.

1. Размеры штампа указаны в ЕСКД.

2. Шифр работы 02.24.ХХХ.ХХ включает:

– курсовой проект;

– цифровой код кафедры (код кафедры АИС – 24);

ХХХ – порядковый номер по списку конкретного студента;

Похожие работы:

«1 Министерство образования Республики Беларусь Учреждение образования "БЕЛОРУССКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ ИНФОРМАТИКИ И РАДИОЭЛЕКТРОНИКИ" Филиал кафедры электронной техники и технологии на НПО "...»

«0315654 Новые достижения, новые возможности! Компания АЛС и ТЕК была создана в 1993 году коллективом ведущих разработчиков оборонных предприятий г. Саратова. Работая в постоянном сотрудничестве с Министерством Российской федерации по связи и информатизации, центром отраслевой науки ЛОНИИС (г. СанктПетербург), операторами...»

«Применение параллельных алгоритмов для решения системы линейных алгебраических уравнений с ленточной матрицей итерационными методами на кластерной системе Демешко И.П., Акимова Е.Н., Коновалов А.В. Представлены результаты применения...»

«Федеральное государственное бюджетное учреждение науки Инстиryт систем информатики им. А.П. Ершова Сибирского отделения Российской академии наук (иси со рАн) иси со рАн РАБОЧАЯ ПРОГРАММА ДИСЦИПЛИНЫ Системы искусственного интеллекта) Направление подготовки: 09.06.01 Информатика и вы...»

«МИНИСТЕРСТВО ОБРАЗОВАНИЯ РЕСПУБЛИКИ БЕЛАРУСЬ Учебно-методическое объединение по образованию в области информатики и радиоэлектроники УТВЕРЖДАЮ Первый заместитель Министра образования Республик...»

«Всеволод Несвижский Санкт-Петербург "БХВ-Петербург" УДК 681.3.068 ББК 32.973.26-018.1 Н55 Несвижский В. Н55 Программирование аппаратных средств в Windows. — 2-е изд., перераб. и доп. — СПб.: БХВ-Петербург, 2008. — 528 с.: ил. + CD-ROM —...»

«5. Программирование 1.Для программирования параметров войдите в сервисный режим. Для этого после набора [0] [0] [0] [0] [0] [0] подождите, пока не погаснет светодиод(5сек), далее наберите мастер-код( в случае ошибки при наборе шести нулей подождите 5сек после...»

«Федеральное агентство по образованию Государственное образовательное учреждение высшего профессионального образования Владимирский государственный университет В.Н. ГОРЛОВ, Н.И. ЕРКОВА МЕТОДЫ ВЫЧИСЛИТЕЛЬНОЙ МАТЕМАТИКИ ДЛЯ ПЕРСОНАЛЬН...»








 
2017 www.lib.knigi-x.ru - «Бесплатная электронная библиотека - электронные матриалы»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.